职称：助理教授、研究员
研究领域：人工智能芯片，系统集成SoC芯片
电子邮件： tianyuj@pku.edu.cn
个人主页： http://scholar.pku.edu.cn/tianyujia
教育及工作经历
2022至今，北京大学，助理教授
2021，美国卡耐基梅隆大学，助理研究教授
2020-2021，美国哈佛大学，博士后
2015-2019，美国西北大学，计算机工程，博士
2015-2018，美国西北大学，计算机工程，硕士
2011-2014，北京邮电大学，硕士
2007-2011，北京邮电大学，学士
主要研究方向
新型人工智能加速器芯片设计
异构系统集成SoC芯片设计与优化
可重构与可编程AI芯片架构研究
超低功耗数字电路设计
个人简介
贾天宇博士毕业于美国西北大学，在哈佛大学完成博士后工作，加入北大前为卡耐基梅隆大学助理研究教授。其研究背景为数字集成电路设计与计算机架构研究，具体涉及新型人工智能加速器设计、复杂异构系统集成芯片SoC架构设计、敏捷芯片设计方法等，其研究工作发表于芯片设计会议ISSCC/VLSI/JSSC、架构设计会议MICRO、自动化设计会议DAC 等。其博士工作获得了美国西北大学最佳博士论文奖，以及国际固态电路学会IEEE SSCS Pre-Doctoral Achievement Award。贾博士具有丰富的数字芯片流片经验，并与IBM等工业界研究人员进行过紧密科研合作。
课题组长期招收博士生、本科生实习，欢迎感兴趣的同学联系：tianyuj@pku.edu.cn
代表性论文
1.Tianyu Jia, Yuhao Ju, Russ Joseph, Jie Gu, NCPU: An embedded neural CPU architecture on resource-constrained low power devices for real-time end-to-end performance, International Symposium on Microarchitecture (MICRO), Oct. 2020.
2.Tianyu Jia, Yuhao Ju, and Jie Gu, A compute-adaptive elastic clock chain technique with dynamic timing enhancement for 2D PE array based accelerators, International Solid-State Circuits Conference (ISSCC), Feb. 2020.
3.Tianyu Jia, Yijie Wei, Russ Joseph, and Jie Gu, An adaptive clock scheme exploiting instruction-based dynamic timing slack for a GPGPU architecture, IEEE Journal of Solid-State Circuits (JSSC), 2020.
4.Tianyu Jia, Yuhao Ju, and Jie Gu, A dynamic timing enhanced DNN accelerator with compute-adaptive elastic clock chain technique, IEEE Journal of Solid-State Circuits (JSSC), 2020.
5.Tianyu Jia, Russ Joseph, and Jie Gu, An adaptive clock management scheme exploiting instruction-based dynamic timing slack for general-purpose graphic processor unit with deep pipeline and out-of-order execution, International Solid-State Circuits Conference (ISSCC), Feb. 2019.